光学レシーバのための位相制御回路及び方法

专利摘要:
本発明は、光学レシーバ（１）のための位相制御回路に関する。位相制御回路（９，１９）は、非線形素子（２２）及びパワー検出器（２４）を含む。非線形素子（２２）は、整流特性を有し、受信電気信号（７，１７）を入力し、そして、整流された信号をその出力に提供する。パワー検出器（２４）は、位相制御回路の出力である位相制御信号（５）を取得するのに使用されるエラー信号を提供する。本発明は、さらに、光学レシーバ（１）の位相制御方法に関する。
公开号:JP2011514771A
申请号:JP2010549130
申请日:2009-03-03
公开日:2011-05-06
发明作者:フルッドガー・クリストファー
申请人:コアオプティックス・インコーポレイテッド；
IPC主号:H04B10-67

专利说明:

[0001] 本発明は、それぞれ、請求項１及び７のプリアンブルに記載の位相制御回路及び方法に関係する。]
[0002] 本発明は、光学ファイバによる高速光学データ伝送の分野に関する。より特定的には、本発明は、ＱＰＳＫ、ＤＱＰＳＫ、及びより進化した光学変調形式の光学レシーバ内の位相制御に関する。]
背景技術

[0003] 高速光学データ伝送が直面する問題の１つは、シンボル間干渉（ＩＳＩ）である。屈折率が１．５の光学ファイバにおいていわゆるオンオフ変調（ＯＯＫ）と呼ばれる振幅偏移変調（ＡＳＫ）を使用する１０Ｇｂ／ｓシステムでは、単一ビットは約２ｃｍの長さを有する。偏波モード分散（ＰＭＤ）及び波長分散（ＣＤ）のように光学伝送路の障害のために、隣接するタイムスロットのビットが重複する。結果として、単一ビットのエネルギーは、単一時間スロットから回復されねばならず、連続したタイムスロットの小数（例えば３）からも回復されねばならない。]
[0004] 等化作業が良好なほど、オプティカルリンクは、既存の伝送速度及び変調スキームにてデジタル的にリフレッシュすることなくより遠くにあってよい。別法として、より良好な等化技術が、他のパラメータが固定されるときにより高い伝送速度を可能とする。高級な等化技術は、例えばＷＯ２００５／０１１２２０（代理人整理番号：ＣＯ４ＷＯ）に記載の光学データ伝送の枠内である最ゆう系列推定器（ＭＬＳＥ）である。]
[0005] 別のアプローチは、１ビットより多くを単一シンボルへエンコードすることであるが、これはマルチレベル信号伝送を呼ばれている（Ｐｅｔｅｒ Ｊ．Ｗｉｎｚｅｒ，Ｒｅｎｅ−Ｊｅａｎ Ｅｓｓｉａｍｂｒｅ：“Ａｄｖａｎｃｅｄ ｏｐｔｉｃａｌ Ｍｏｄｕｌａｔｉｏｎ Ｆｏｒｍａｔｓ”，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅＩＥＥＥ，Ｖｏｌ．９４，Ｎｏ．５，Ｍａｉ ２００６，ｐ．９５２−９８５を参照）。これは、シンボルレートがビットレートより小さいことを意味する。すなわち、マルチレベル信号伝送は、より高いスペクトル効率という利益をもたらす。これは、ときどき（しかしいつもではない）、ノイズ耐性の減少を犠牲にする。マルチレベル信号伝送システムでは各シンボルの長さの増加のために、ＩＳＩは、既存のデータ伝送速度及び伝送チャンネルの物理特性にて低下する。]
[0006] 差動四相位相偏移変調（ＤＱＰＳＫ）が、最近、光学通信研究においてかなりの注目を得ている。それは、総ビットレートの半分のシンボルレート（すなわち、各シンボルは２ビットをエンコードする）にて４位相偏移｛０，π／２，−π／２，π｝を伝送する。より簡便な変調形式が差動位相偏移変調（ＤＰＳＫ）であり、これは単一ビットをエンコードするためのシンボルとして二位相シフト｛０，π｝を使用する。これは、シンボルレートがＤＰＳＫのビットレートと等しいことを意味する。]
[0007] ４位相偏移変調（ＱＰＳＫ）の場合、シンボル｛１＋ｉ，−１＋ｉ，−１−ｉ，１−ｉ｝（ｉ２＝−１である）は、図３に示されるように使用してもよい。ＤＱＰＳＫシンボルは、二つの連続するＱＰＳＫシンボル間の遷移である。図３内の遷移は、ゼロ復帰（ＲＺ）（Ｄ）ＱＰＳＫ信号のために示される。] 図３
[0008] 図４に示すように、ＤＱＰＳＫトランスミッタ４１は、位相変調器として動作する二つの並列のマッハツェンダ変調器４２，４３（ＭＺＭｓ）により最も利便に簡便に実装され得る。ＤＱＰＳＫトランスミッタ４１は、さらに、連続動作するレーザー源４４及び、光を同じ強度の二経路へ分割するためのスプリッタ４５を備える。同相経路が同相マッハツェンダ変調器４２に対して設けられる。直角位相経路が直角位相マッハツェンダ変調器４３に対して設けられる。直角位相経路は、光学π／２−移相器４６を備える。合成器４７は、同相及び直角位相経路の出力を合成することにより単一出力信号４８を作成する。実際、これらの二つのマッハツェンダ（４２，４３）、移相器（４６）、スプリッタ（４５）及び合成器（４７）は、「並列型マッハツェンダ」又は「ネスト型マッハツェンダ構造」と呼ばれる単一デバイスである。] 図４
[0009] 光学的には、ゼロ復帰（ＲＺ）パルス成形を提供するためにパルスカーバー４９を付加してもよく、これは、非線形性に関して改善を与え、そして並列型マッハツェンダデータ変調器によって作られるいくつかの欠陥を取り除く。]
[0010] ビットレートが４０Ｇｂ／ｓの場合、われわれは、シンボルレート２０ＧＨｚを得る。これは、パルスカーバー４９を駆動するために２０ＧＨｚクロックを必要とする。図４のトランスミッタ構造は、同相チャンネル及び直角位相チャンネルの両方のわれわれの例において２０Ｇｂ／ｓのバイナリ電気駆動信号のみを必要とする。そのような信号は、マルチレベル駆動波形よりも高速できわめて容易に作りやすい。] 図４
[0011] ＤＱＰＳＫやＤＰＳＫのような偏移変調のいかなる形式も、二乗検波（例えば光ダイオードにより）を使用して直接受け取れないので、差動位相偏移変調を強度変調へ変換するために、レシーバ側の光学経路にＤＰＳＫの場合は一つの遅延干渉計（ＤＩ）、そしてＤＱＰＳＫの場合は二個の並列型ＤＩが挿入される。]
[0012] 単一のＤＩ ５１を図５に示す。ＤＩは、位相変調信号を二つの経路へ分け、これらが、ＤＩ出力にて隣接するシンボルを干渉させるために、シンボル期間Ｔの整数倍にほぼ等しい遅延（Ｄ）差５２を経験する。遅延差は、トランスミッタの位相差のプリコーディングに従う必要があり、これは、隣接するシンボル間で行われる必要はなく、２ｎｄ、３ｒｄ毎のシンボル間で行われてもよい。実際、レシーバ干渉計のトレランスを作製することに対する許容度の改善のために、隣接するペアをエンコードし、そして一シンボル期間に等しい遅延差を使用することがより良好である。] 図５
[0013] 差動遅延（ｄｉｆｆｅｒｅｎｔｉａｌ ｄｅｌａｙ）は、差動物理的経路長（ｄｉｆｆｅｒｅｎｔｉａｌ ｐｈｙｓｉｃａｌ ｐａｔｈ ｌｅｎｇｔｈｓ）によってＤＩ内に実現されるが、０．５−ｄＢペナルティが±１０％以内に設計される必要がある。さらに、ＤＩ経路長差は、ＤＩ出力内の干渉条件を制御するために、サブ波長精度をもって、すなわち、１５５０ｎｍ波長域では０．１ｆｓ以下に対応して１０ｎｍのオーダーで微調整されなければならない。]
[0014] 破壊的出力ポート（ｄｅｓｔｒｕｃｔｉｖｅ ｏｕｔｐｕｔ ｐｏｒｔ）５３にて、二個の光学場が、差分予符号化ルール（ｄｉｆｆｅｒｅｎｔｉａｌ ｐｒｅ−ｃｏｄｉｎｇ ｒｕｌｅ）基づいて、後続するビット又はシンボルとの間に位相変化がないときはいつも破壊的に、そして位相変化があるときはいつも建設的に干渉する。建設的出力ポート（ｃｏｎｓｔｒｕｃｔｉｖｅ ｏｕｔｐｕｔ ｐｏｒｔ）５４は、論理的に反転したデータパターンを提供する。原則的に、二個の出力ポートの一つは、ＤＰＳＫ信号を完全に検出するのに充分である。しかし、オンオフ変調（ＯＯＫ）にまさるＤＰＳＫの３−ｄＢ感度の利点は、二個の出力ポートを使用する平衡検波についてのみ理解され得る。図５に示すように、減算器５７は、検出器５５及び５６の出力信号を減算することにより、電気的決定変数（ｅｌｅｃｔｒｉｃａｌ ｄｅｃｉｓｉｏｎ ｖａｒｉａｂｌｅ）を取得する。平衡検波がシングルエンド検出に比べて優れる成績の理由は、非ガウスノイズ統計、ビート音の抑制されたシステムの特性である。] 図５
[0015] ＤＱＰＳＫの場合、受信信号は、はじめに、二つの等価なパートに分割される。各パートは、図５に示した形態のバランスドレシーバにより処理される。しかし、ＤＩ遅延は、複数のシンボル期間と等しくなければならない。このレシーバ構造の欠点は、伝送レーザーとＤＩの間の周波数ドリフトに対する許容度がＤＰＳＫに比べて６倍低いことである。これは、等価なビットレートについてＤＱＰＳＫシステムのシンボルレートが２倍低いせいで位相許容度が３倍低いことに相当する。例えば、４０Ｇｂ／ｓにて１−ｄＢペナルティでは、ＤＰＳＫがレーザー対ＤＩ周波数ミスマッチの±１．２ＧＨｚを許容するのに対して、ＤＱＰＳＫは±２００ＭＨｚしか許容しない。１０Ｇｂ／ｓでは、許容度は４倍厳格でさえある。汎用の光学トランスミッタに使用される波長ロック型ＤＦＢのｅｎｄ−ｏｆ−ｌｉｆｅ安定度は±２．５ＧＨｚになり、これは、レシーバ内にフィードバック制御ＤＩ調整を必要とする。] 図５
[0016] ＤＰＳＫの場合、ＤＰＳＫシステムに位相制御信号を提供するために二乗平均（ＲＭＳ）パワー検出が提唱されている（例えばＵＳ２００５／００８８６５９Ａ１を参照）。しかし、ＤＱＰＳＫ信号の場合、クローズドアイ（０度位相）及び４５度位相は、式（１）及び（２）に示すように、同一のＲＭＳパワーを有する。]
[0017] したがって、このスキームは、ＤＱＰＳＫ信号のために働かないであろう。]
[0018] シミュレーション（「Ｅｌｅｃｔｒｏｎｉｃ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｐｈａｓｅ Ｍｏｄｕｌａｔｅｄ Ｓｙｓｔｅｍｓ」，Ｍ．Ｃａｖａｌｌａｒｉ，Ｃ．Ｒ．Ｓ．Ｆｌｕｄｇｅｒ，Ｐ．Ｊ．Ａｎｓｌｏｗ， ＯＦＣ ２００４， Ｌｏｓ Ａｎｇｅｌｅｓ ２００４を参照）は、先のコアオプティクスによる出願ＷＯ２００５／０１１２２０Ａ１（代理人整理番号：ＣＯ４ＷＯ）で論じたシンボルレートサンプリング及び二倍オーバーサンプリングの両方にとって、ＭＬＳＥは、ＤＢＰＳＫ及びＤＱＰＳＫシステムの両方へ首尾よく適用され得ることを示すようである。]
発明が解決しようとする課題

[0019] 本発明の目的は、ＤＱＰＳＫ及びより進化した変調形式の光学レシーバ内の良好な干渉を保持する位相制御回路及び位相制御方法を提供することである。]
課題を解決するための手段

[0020] この目的は、独立請求項の内容により達成される。]
[0021] 本発明の好ましい実施態様は、従属項の内容である。]
[0022] エラー信号を最小化することは、ＤＱＰＳＫ−変調信号から位相制御信号を取得するための一つの方法である。]
[0023] ディザ信号、並びにミキサ及び加算器を備えた制御ループは、最小値探索のための信頼のおける手段である。]
[0024] 前記制御ループは、さらに積分器を備えると、最小値（ｔｈｅ ｍｉｎｉｍｕｍ）からの偏差が、長期運転で排除される。追加の低域通過フィルタは、最小値の発見を迅速化し得る。]
[0025] クロック信号は、位相情報を含まないので、パワー検出器の波長域は、クロック信号を除きあるいは少なくとも減衰するように有利に作られる。合理的な選択は、前記位相制御回路が設計される光学データ伝送システムのシンボル周波数の約半分である上限周波数（ｕｐｐｅｒ ｆｒｅｑｕｅｎｃｙ）である。]
[0026] パワー検出器の入力を非線形素子の出力へコンデンサで結合することで、有利にＤＣ成分を除去し、その結果、パワー検出器のダイナミックレンジを減少させる。結果として、コスト及びパワー消費が抑えられる。]
[0027] 以下に、本発明の好ましい実施態様を、添付の図面を用いて説明する。]
図面の簡単な説明

[0028] 図１は、ＤＱＰＳＫ検出のための二個の並列型遅延干渉計を備えたレシーバを示す。
図２は、本発明の位相制御スキームのための回路図を示す。
図３は、ＱＰＳＫシンボル及びＲＺ−ＤＱＰＳＫシンボルを示す。
図４は、ＲＺ−ＤＱＰＳＫ信号用の公知のトランスミッタを示す。
図５は、遅延干渉計を用いたバランスドレシーバを示す。] 図１ 図２ 図３ 図４ 図５
[0029] 略語
ＡＣ：交流
ＡＳＫ：振幅偏移変調
ＢＥＲ：ビット誤り率
ＣＤ：波長分散
ＣＤＲ：クロックデータ再生器
Ｄ：遅延
ＤＣ：直流
ＤＧＤ：微分群遅延差
ＤＩ：遅延干渉計
ＤＱＰＳＫ：差動四相位相偏移変調
ＤＰＳＫ：差動位相偏移変調
ＦＥＣ：前方誤り訂正
ＩＳＩ：シンボル間干渉
ＭＬＳＥ：最ゆう系列推定器
ＭＺＭ：マッハツェンダ変調器
ＮＲＺ：非ゼロ復帰
ＯＯＫ：オンオフ変調
ＯＳＮＲ：光学信号対ノイズ比
ＰＭＤ：偏光モード分散
ＲＦ：無線周波数
ＲＭＳ：二乗平均
ＲＺ：ゼロ復帰]
実施例

[0030] 本発明を、以下の詳細な説明に示す実施態様と図面を参照して説明するが、以下の詳細な説明及び図面は、本発明を特に開示した例示的実施態様に限定する意図ではなく、むしろ、記載した例示的実施態様は、単に本発明のさまざまな側面を例示したものであり、本発明の範囲は、特許請求の範囲により規定されるものであると理解されるべきである。]
[0031] 図１は、ＤＱＰＳＫ検出用の二個の並列型遅延干渉計を備えたレシーバ１を示す。受信信号２０が、スプリッタ２１で二つの等価なパートに分割される。一つのパートは、同相バランスドレシーバ２へ供給され、他のパートは、直角位相バランスドレシーバ１２へ供給される。二本の線は、同相バランスドレシーバ２の破壊的出力ポート３及び建設的出力ポート４の出力を示す。直列接続の二個の光ダイオードにより電気的受信信号７が生成される。受信電気信号７は、同相データの復元のためにクロックデータ再生器（ＣＤＲ）回路８へ転送される。受信電気信号７は、また、ＤＩの微調整のために同相バランスドレシーバ２のＤＩへフィードバックされる位相制御信号５を生成する位相制御回路９へ転送される。] 図１
[0032] 直角位相バランスドレシーバ１２は、また、二本の線で示される破壊的出力ポート１３及び建設的出力ポート１４を備える。直角位相バランスドレシーバ１２は、ＣＤＲ回路１８及び位相制御回路１９へ転送される受信電気信号１７を生成し、位相制御回路は、ＤＩの微調整のために直角位相バランスドレシーバ１２のＤＩへフィードバックされる位相制御信号１５を生成する。]
[0033] 同相及び直角位相バランスドレシーバ２及び１２のそれぞれは、位相を調整するための制御ループを備える。同相バランスドレシーバ２と直角位相バランスドレシーバ１２との差異は、位相制御回路９及び１９並びに各ＤＩの中にある。両位相制御回路は、ほぼシンボル長さの遅延を生成する。同相バランスドレシーバ２のＤＩの遅延差は、二つの連続するシンボル間に位相シフトがなければＤＩの建設的出力が最大値になるように、微調整される。しかし、直角位相バランスドレシーバ１２のＤＩは、連続するシンボル間にπ／２の位相シフトが存在すればＤＩの建設的出力が最大値になるように、微調整される。このわずかな違いを別にすると、バランスドレシーバ２及び１２は全く同様である。]
[0034] 実際の実施では、テストシーケンスが、レシーバ側の両信号を認識するために同相信号及び直角位相信号の両方に組み込まれてもよい。テストシーケンスは、同相及び直角位相信号を反転した同相及び直角位相信号からそれぞれ見分けるために非対称の必要がある。]
[0035] 図２に位相制御回路９の詳細を示し、これは、二乗器２２、コンデンサ２３、ＲＦパワー検出器２４、ディザトーン発生器２７、ミキサ２８、低域通過フィルタ２９、積分器３０及び加算器３１を備える。位相制御回路１９は同じである。受信信号２０の電場Ｅ（ｔ）は、以下の式で表される：] 図２
[0036] Ａ（ｔ）は、電場のパワーエンベローブであり、これは本質的にまさにクロック信号である。θ（ｔ）は、データの位相である。ＤＱＰＳＫでは、位相θ（ｔ）が、データＮｋ（Ｎｋは整数∈｛０，１，２，３｝である）に応じてπ／２の倍数だけ変化する。ｔは時間であり、ｋは、長さＴのタイムスロットを示す。上記したように、ＤＩは、シンボル期間である約Ｔの遅延差を導入することによって、連続したシンボルを干渉させるのに使用される。破壊的出力ポート３、建設的出力ポート４及び二個の光ダイオードの直列接続によって示されるように、平衡検波の結果は、受信電気信号７Ｖ＋−Ｖ−：



である。]
[0037] 受信電気信号７は、増幅器６（図１に示さず）により増幅される。増幅された受信電気信号７は、二乗器２２により二乗される。二乗器２２の出力信号が、以下の式により記載され、増幅器６は増幅度１を提供することを想定する。] 図１
[0038] これは、二つの成分を用意する。すなわち、一つ目は、クロック信号Ａ２（ｔ）である。２０Ｇｂａｕｄシステムの場合、２０ＧＨｚに強いトーンが存在する。第二の成分



は、データＮｋ及び干渉計の位相φに依存する信号である。重要なことは、φ＝π／４のとき、この項は消滅し、クロック信号のみを残す。第二のＲＦパワー検出器２４が、その後、ＲＦパワーを測定するために使用される。この最小値を見つけるために、以下に記載のディザトーンあるいは他の最急降下法を使用してもよい。シミュレーションは、所望の＋／−４５度点に最低のＲＦパワーが存在すること、及びこの制御信号は、光学ノイズの有意な量、例えば１２ｄＢの光学信号対ノイズ比（ＯＳＮＲ）が存在する場合でも依然として存在することを示す。]
[0039] 位相に関するいかなる情報も含まない０−周波数成分を除去するために、二乗器２２の出力は、第二のＲＦパワー検出器２４の入力にコンデンサ２３によりＡＣ結合される。０−周波数成分は二乗器２２から生じ、そしてまた電子部品のオフセットから生じ得る。０−周波数成分は、第二ＲＦパワー検出器２４によって必要とされるダイナミックレンジを減少させ、したがって、操作中のコストとパワーをセーブする。]
[0040] クロック信号Ａ２（ｔ）は位相情報を含まないので、第二ＲＦパワー検出器２４の帯域幅を制御して、低域通過フィルタ２５によって示されるクロック信号Ａ２（ｔ）を除去する。第二パワー検出器２４の上限周波数は、シンボル周波数の約半分であり、これは、パワー検出器の周波数ロールオフと、位相制御回路が設計される光学データ伝送システムのシンボルレートにおけるクロックトーンとの間のトレードオフである。]
[0041] 典型的な周波数ロールオフ及びシンボルレートの半分の上限周波数を持つコンデンサ２３の高域通過フィルタリング及び第二パワー検出器の低域通過フィルタリングは、意外にも簡単かつ有利な方法でミキサ２８のための信号域を制限する。]
[0042] 第二ＲＦパワー検出器２４の主要な特徴は、二乗器２６で示される。干渉計位相は、ディザトーン生成装置２７によって供給されるディザ信号を積分器３０の出力へ加算器３１で加算することによってディザリングされる。加算器３１の出力信号は、位相制御信号５を構成する。第二ＲＦパワー検出器２４の出力は、ミキサ２８によってディザ信号と同期的にミキシングされる。ミキサ２８の出力は、その後、フィルタ２９でフィルタリングされ、そして積分器３０で積分される。]
[0043] 積分器３０は、低域通過フィルタとして作用するので、別の実施態様では、低域通過フィルタ２９を除去することができる。しかし、低域通過フィルタ２９は、積分器に対する信号域を減じる。一実施態様では、積分器がＤＳＰによって実行され、ここでは、制御ループは容易に変更され得る。低域通過フィルタは、ＤＳＰの前に、Ａ／Ｄコンバータのものに対して信号ダイナミックレンジを制限する。このために、このフィルタは、ディザ周波数又はその直前のカットオフ周波数を持った低域通過特性を有して、ミキサからのダブルディザ周波数成分を除去する。したがって、Ａ／Ｄコンバータの必要なダイナミックレンジが減じられる。]
[0044] もちろん、この制御スキームの実質量は、ＡＳＩＣ又はＤＳＰ内で実行してもよい。]
[0045] ｃｏｓ（π△Ｎｋ＋２φ）は、



の場合０であり、ただし△Ｎｋは整数であり、Ｍもまた整数であり、奇数又は偶数Ｍについてポイントのどちらも安定である。これは、制御ループ増強度の符号（ｓｉｇｎ）に依存し、特に、



で表されるＤＩ特性の符号に依存し、ここで、ｄφは、位相制御電圧変化ｄＶ及び積分器増強度の符号（通常、負である）についての位相変化である。]
[0046] 二乗器２２の代わりに、エンベローブ検出器又は絶対値回路を使用し得る。さらに、線形領域（ｌｉｎｅａｒ ｒｅｇｉｍｅ）内のＸＯＲゲート又は個別ダイオード成分を使用し得る。半波長整流器もまた働くが、その成績はあまりよくない。実際、二乗器２２を置き換える置換素子は、ある程度整流特性を有し、これは、置換素子の応答曲線のテイラー級数の偶項によって与えられることのみが重要である。その意味では、指数応答曲線もまた適当である。]
[0047] 同様に、第二ＲＦパワー検出器２４は、整流器又はある程度整流特性を有する上記した別の素子で置換してもよい。]
[0048] シミュレーション結果は、制御信号は、また、ＲＺ−ＤＱＰＳＫ変調データについて準最適ビット誤り率（ＢＥＲ）を与えることを示すようである。これは、受信信号が、伝送ファイバ内で、波長分散又はＤＧＤ（微分群遅延差−１ｓｔオーダーＰＭＤ）によって歪むときでさえ真実である。ＮＲＺ−ＤＱＰＳＫの場合、信号歪みは、制御システムに非最適位相へロックさせる。結果として、前方誤り訂正（ＦＥＣ）を使用するさらなる最適化プロセスが必要となる。典型的には、ＦＥＣアルゴリズムは、ある程度の負荷（例えば７％）を負担して〜１０−３から１０−１５を上回るまでの入力ＢＥＲを修正可能である。それらは、また、修正されたエラーの数、及び入力ＢＥＲの情報を提供する。ＦＥＣモジュールは、ＣＤＲ８，１８からのデータを修正し、そして、入力ＢＥＲの推計を位相制御モジュール９，１９へ提供する。位相制御モジュール９，１９は、その後、位相制御信号５，１５及びその結果として干渉計位相に対する小さな変化によってＢＥＲを最小化しようとする。小さな変化は、加算器３１の第二入力３３へ適用される。この実施態様では、第二入力３３は、積分器３０の出力から接続が切られる。そうでなければ、二個の制御ループが干渉する。別法として、オフセットを積分器の前に付加することができる。]
[0049] 光学増強技術のために過去２０年間、興味の中心外であったが、同期検波技術（「ＣｏｒｅＯｐｔｉｃｓ ｄｅｌｉｖｅｒｓ ｗｏｒｌｄ‘ｓ ｆｉｒｓｔ １１１ Ｇｂｐｓｔｒａｎｓｍｉｓｓｉｏｎ ｒｅｃｏｒｄ ｆｏｒ ｏｖｅｒ ２４００ ｋｉｌｏｍｅｔｅｒｓ」，Ｐｒｅｓｓ Ｒｅｌｅａｓｅ Ｍａｒｃｈ ２７，２００７，ｗｗｗ．ｃｏｒｅｏｐｔｉｃ．ｃｏｍ）の最近の増大する関心のために、本発明に従って位相制御回路によって生成する位相制御信号は、上記したようなＤＩの遅延差を微調整する代わりに、位相を制御し、そして、レシーバ内のローカルレーザーの周波数を微調整するために使用してもよいことに気づくべきである。]
[0050] 本発明のさらなる改変及び変更は、当業者にはこの記載から明らかである。]
[0051] したがって、この記載は、単に例示とらえるべきであり、そして当業者に本発明を実行する一般的なやり方を教育する目的のためである。ここに示し説明した本発明の形態は、現在の好ましい実施態様であることが理解されるべきである。]
[0052] １レシーバ
２同相バランスドレシーバ
３破壊的出力ポート
４建設的出力ポート
５位相制御信号
６増幅器
７受信電気信号
８クロックデータ再生器
９位相制御回路
１２直角位相バランスドレシーバ
１３ 破壊的出力ポート
１４ 建設的出力ポート
１５ 位相制御信号
１７ 受信電気信号
１８ クロックデータ再生器
１９ 位相制御回路
２０受信信号
２１スプリッタ
２２二乗器
２３コンデンサ
２４ＲＦパワー検出器
２５低域通過フィルタ
２６ 二乗器
２７ディザトーン発生器
２８ミキサ
２９ 低域通過フィルタ
３０積分器
３１加算器
３３ 第二入力
４１トランスミッタ
４２，４３マッハツェンダ変調器（ＭＺＭ）
４４レーザー源
４５ スプリッタ
４６光学π／２−移相器
４７合成器
４８出力信号
５１遅延干渉計（ＤＩ）
５２遅延差
５３ 破壊的出力ポート
５４ 建設的出力ポート
５５，５６検出器
５７ 減算器]

权利要求:

請求項1
整流特性を有し、受信電気信号（７，１７）を入力し、そして整流された信号をその出力へ提供する非線形素子（２２）を含む光学レシーバ（１）のための位相制御回路であって、その入力が前記非線形素子（２２）の出力と結合されるパワー検出器（２４）；及び、エラー信号を提供する前記パワー検出器（２４）の出力が前記位相制御回路によって出力される位相制御信号（５）を得るために使用されることを特徴とする、前記回路。
請求項2
さらに、最小化器（ｍｉｎｉｍｉｚｅｒ２７，２８，２９，３０，３１）を含み；前記最小化器（２７，２８，２９，３０，３１）の入力が前記パワー検出器（２４）の前記出力と結合され、前記最小化器（２７，２８，２９，３０，３１）の出力が前記位相信号を提供し、前記最小化器（２７，２８，２９，３０，３１）は前記エラー信号を最小化するやり方で前記位相制御信号を生成する、請求項１に記載の回路。
請求項3
前記最小化器は、ディザ信号をその出力に提供するためのディザ発生器（２７）；ミキサ（２８）、ここで、前記ミキサ（２８）の第一入力が前記ディザ発生器（２７）の前記出力と結合され、前記ミキサ（２８）の第二入力が前記パワー検出器（２４）の出力によって生成されたエラー信号と結合され、前記ディザ信号及び前記エラー信号をミキシングするための前記ミキサ（２８）はその出力にてミキシング信号を提供し；加算器（３１）、ここで、前記加算器（３１）の第一入力が前記ディザ発生器（２７）の前記出力と結合され、前記加算器（３１）の第二入力が前記ミキシング信号から取得される信号を受け取り、前記加算器（３１）の出力が前記位相制御信号を提供する、を含む、請求項２に記載の回路。
請求項4
前記最小化器は、さらに、低域通過フィルタ（２９）、ここで、前記低域通過フィルタ（２９）の入力が前記ミキサ（２８）の出力と結合され、前記低域通過フィルタ（２９）は、フィルタリングされた信号を提供し；及び、積分器（３０）、ここで、前記積分器（３０）の入力が前記低域通過フィルタ（２９）の出力と結合され、前記積分器（３０）の出力が前記加算器（３１）の前記第二入力と結合される、を含む、請求項３に記載の回路。
請求項5
前記パワー検出器（２４）は二乗器（２６）を含み；前記パワー検出器（２４）は、ＤＣのちょうど上から前記位相制御回路が設計される光学データ伝送システムのシンボル周波数より低い上限周波数にわたる帯域幅（２５）を有する、請求項１〜４のいずれかに記載の回路。
請求項6
前記パワー検出器（２４）の前記入力は、前記非線形素子（２２）の出力とコンデンサ（２３）により結合される、請求項１〜５のいずれかに記載の回路。
請求項7
受信電気信号（７，１７）を、整流特性を有する非線形素子（２２）へ入力し；前記非線形素子（２２）の出力に整流された信号を提供することを含む光学レシーバ（１）の位相制御方法であって、前記整流された信号のパワーをパワー検出器（２４）で検出し、これにより、前記パワー検出器（２４）の出力にてエラー信号を取得し；前記エラー信号から位相制御信号（５）を取得することを含む、前記方法。
請求項8
さらに、前記位相制御信号を適当なやり方で生成することにより前記前記エラー信号を最小化する（２７，２８，２９，３０，３１）ことを含む、請求項７に記載の方法。
請求項9
前記最小化は、ディザ信号（２７）及び前記エラー信号をミキシングし、そして、ミキシング信号をその出力にて提供し；前記ディザ信号（２７）及び前記ミキシング信号を加算し、これにより前記位相制御信号を取得することを含む、請求項８に記載の方法。
請求項10
前記最小化は、さらに、前記ミキシング信号を低域通過フィルタリング（２９）し、これによりフィルタリングされた信号を提供し；そして、前記フィルタリングした信号を積分（３０）してから、前記積分された信号を前記ディザ信号（２７）へ加算（３１）することを含む、請求項９に記載の方法。
請求項11
さらに、前記整流した信号をコンデンサ（２３）によってＡＣフィルタリングしてから、前記ＡＣフィルタリングされた信号を前記パワー検出器（２４）へ入力することを含む、請求項７〜１０のいずれかに記載の方法。